امروزه اشتراک اطلاعات در سیستم های مخابراتی و کامپیوترها نیازمند امنیت بسیار بالایی است. در این میان، حملات کانال جانبی همواره به عنوان یکی از چالش های امنیتی در رمزنگاری سیستم ها می باشد، که برای حمله به ادوات رمزنگاری ازجمله کارت های هوشمند بکار می رود. در این مقاله هدف ارائه طرح جدیدی برای مقاوم سازی الگوریتم های رمزنگاری است که به صورت سخت افزاری در FPGA پیاده شده است. اساس این طرح استفاده از حلقه فاز قفل شده PLL در الگوریتم های رمزنگاری AES می باشد که با به هم زدن میزان توان مصرفی و زمان های اجرای بخش های مختلف الگوریتم، مقاومت الگوریتم های رمزنگاری را در برابر حملات توان بالا می برد. این روش از دو تکنیک masking و hiding برای حفاظت کلید خصوصی رمزنگاری استفاده می کند، طرح پیشنهادی در تکنولوژی TSMC 65nm شبیه سازی شده و موفقیت قابل توجه نشان داده است، به طوری که توانسته است در رمزنگاری AES با هزینه سربار 13% در فضای اشغالی CMOS و افزایش 15 درصدی توان مصرفی، تنها فرکانس کاری را به اندازه 2% کم کرده و امکان به دست آوردن کلید صحیح برای حمله کننده را بسیار سخت نماید. همچنین، روش پیشنهادی بر روی FPGA پیاده سازی شده است و نتایج رضایت بخشی بر روی تعداد قابل قبولی از نمودار توان به دست آمده است.

در این پژوهش ابزار مفیدی برای ثبت و تجزیه و تحلیل فرایند های تصادفی با استفاده از آرایه دروازه های برنامه پذیر میدانی (FPGA) طراحی و ساخته شد. این ابزار به صورت بالقوه می تواند کاربردهای متعددی در زمینه های هسته ای برای تجزیه و تحلیل های مختلف مانند تجزیه و تحلیل نوفه رآکتور صفر قدرت، تحلیل های هم زمانی رویدادهای تصادفی، مطالعه های مربوط به زمان مرده و تابع توزیع احتمال فرایندهای تصادفی و ... داشته باشد. سامانه ساخته شده به ازای فرایندهای شبه- تصادفی مختلف مورد ارزیابی و آزمایش قرار گرفت؛ به این ترتیب برخی از مفهوم های تحلیل آماری فرایندهای تصادفی به صورت تجربی مورد سنجش و راستی آزمایی قرار گرفتند. از آن جاکه کارآیی سامانه ساخته شده وابسته به سخت افزار مورد استفاده است، ساختار طراحی شده بر روی یک سخت افزار نوعی پیاده سازی و بهترین کارآیی مشاهده شده، گزارش شد.

1اتوماتای سلولی کوانتومی یک تکنولوژی جدید جهت پیاده سازی گیت های منطقی و مدارهای دیجیتال در مقیاس نانو است. با کاهش ابعاد قطعات، حساسیت مدار بیشتر شده و مدارهای کوانتومی نسبت به عوامل نامساعد محیط آسیب پذیرتر هستند. با توجه به اهمیت طراحی مدارات تحمل پذیر اشکال، در این مقاله به ارائه یک گیت اکثریت پنج ورودی با ویژگی تحمل پذیری اشکال در تکنولوژی اتوماتای سلولی کوانتومی می پردازیم و تمام اشکال های ممکن در پروسه جایگذاری سلول ها در مکان های خاصی در روی سطح را مورد ارزیابی قرار می دهیم. این اشکال ها شامل جابجایی، حذف، چرخش و سلول اضافه می باشند. در گام نخست به گیت مورد بررسی چهار نوع اشکال ذکر شده اعمال گردیده و در گام بعدی صحت عملکرد مدار با موتور شبیه ساز QCADesigner مورد ارزیابی قرار داده می شود . برای یافتن چنین گیت اکثریتی روش های مختلفی از جمله روش افزودن سلول (که همان تزریق افزونگی به مدار است) و روش چینش خاص سلول ها مورد آزمایش قرار می گیرد. سعی بر این است که طرحی یافت شود که حتی الامکان تنها باچینش خاص سلول ها توانایی مقاومت در برابر نقص های احتمالی را داشته باشد به گونه ای که حداقل سربار به مدار جهت تحمل پذیری اشکال تحمیل شود . نتایج نشان می دهد که گیت اکثریت معرفی شده در مقایسه با موارد مشابه از برتری قابل توجهی برخوردار است.

اخیرا بیشتر سیستم های محاسباتی انطباقی از سخت افزار قابل پیکربندی مجدد به فرم آرایه های گیت قابل برنامه نویسی فیلدی (FPGA) استفاده می کنند. برای این که این سیستم ها در محیط های خشن جای میدان دادن داشته باشند در جایی که دسترس پذیری و قابلیت اعتماد بالا یک الزام هستند، برنامه های در حال اجرا روی FPGA ها باید از نظر سخت افزاری متحمل نقص باشند چون این در طول عمر سیستم ممکن است رخ دهد. در این مقاله ما تکنیک های تحمل نقص جدید برای بلوک های منطق FPGA ارائه می کنیم، که بصورت بخشی از رویکرد نواحی خود تست گردان (STAR) برای تست و تشخیص، و پیکربندی آنلاین توسعه داده می شوند (ما تحمل بالای 100 نقص منطقی را از طریق پیاده سازی واقعی روی یک FPGA شامل یک آرایه20 در 20 از بلوک های منطق است). یک ویژگی کلیدی استفاده دوباره از بلوک های منطق ناقص برای افزایش تعداد زاپاس های موثر و بسط طول ماموریت می باشد. برای افزایش تحمل نقص، نه تنها از بخش های غیر خطادار معیوب یا بلوک های منطق با خطای جزئی استفاده می کنیم بلکه از بخش های خطادار بلوک های منطق معیوب در مد های غیر خطا دار استفاده می کنیم. با استفاده و کاربرد دوباره از منابع خطادار، رویکرد چند سطحی ما تعداد نقص های قابل تحمل را فراتر از تعداد منابع منطق زاپاس موجود می برد. بر خلاف خیلی از متدهای سطری، ستونی، تکه ای، رویکرد چند سطحی ما می تواند خطاهایی که به صورت برابر روی مساحت منطق توزیع شده تحمل کند، هم اینکه نقص ها در همان مساحت محلی را خوشه بندی می کند. در ضمن، عملیات سیستم به ازای تشخیص نقص یا به ازای پیکربندی های گذر دهنده-نقص محاسباتی دچار وقفه نمی شوند. تکنیک های تحمل خطای ما با استفاده از FPGA سری های ORAC2 پیاده شده که پیکربندی مدد زمان اجرای پویای افزایشی را مشخص می کند.